`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2021/12/31 14:43:18
// Design Name: 
// Module Name: count
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module count
#(parameter clk_interval=10)
(
input clk,rst,en,
output CLK
);
reg CLK;
integer i;
always@(posedge clk) begin
    if (!en || !rst) begin
        i <= 0;
        CLK <= 0;
    end
    else begin
        i <= i+1;
        if (i==clk_interval) begin
            CLK <= ~CLK;
            i <= 0;
        end
    end
end

endmodule

